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/* SPDX-License-Identifier: GPL-2.0 */
/*
 *  Copyright (C) 2018 Xilinx, Inc.
 */

#ifndef _DT_BINDINGS_ZYNQMP_RESETS_H
#define _DT_BINDINGS_ZYNQMP_RESETS_H

#define		ZYNQMP_RESET_PCIE_CFG		0
#define		ZYNQMP_RESET_PCIE_BRIDGE	1
#define		ZYNQMP_RESET_PCIE_CTRL		2
#define		ZYNQMP_RESET_DP			3
#define		ZYNQMP_RESET_SWDT_CRF		4
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#define		ZYNQMP_RESET_AFI_FM0		10
#define		ZYNQMP_RESET_GDMA		11
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#define		ZYNQMP_RESET_GPU_PP0		13
#define		ZYNQMP_RESET_GPU		14
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#define		ZYNQMP_RESET_ACPU2_PWRON	18
#define		ZYNQMP_RESET_ACPU1_PWRON	19
#define		ZYNQMP_RESET_ACPU0_PWRON	20
#define		ZYNQMP_RESET_APU_L2		21
#define		ZYNQMP_RESET_ACPU3		22
#define		ZYNQMP_RESET_ACPU2		23
#define		ZYNQMP_RESET_ACPU1		24
#define		ZYNQMP_RESET_ACPU0		25
#define		ZYNQMP_RESET_DDR		26
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#define		ZYNQMP_RESET_SOFT		28
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#define		ZYNQMP_RESET_GEM2		31
#define		ZYNQMP_RESET_GEM3		32
#define		ZYNQMP_RESET_QSPI		33
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#define		ZYNQMP_RESET_UART1		35
#define		ZYNQMP_RESET_SPI0		36
#define		ZYNQMP_RESET_SPI1		37
#define		ZYNQMP_RESET_SDIO0		38
#define		ZYNQMP_RESET_SDIO1		39
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#define		ZYNQMP_RESET_TTC0		44
#define		ZYNQMP_RESET_TTC1		45
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#define		ZYNQMP_RESET_PS_PL3		119

#endif